Resumen

Los detectores basados en la cancelación paralela de interferencias multietapa (MPIC) permiten mitigar las interferencias de acceso múltiple en los sistemas de acceso múltiple por división de código de secuencia directa (DS-CDMA). Estos detectores se consideran serios candidatos para su aplicación práctica y presentan una buena relación entre prestaciones y complejidad. Se obtienen mejores prestaciones cuando se emplea realimentación de decisión (DF). Aunque MPIC y DF-MPIC tienen la misma complejidad aritmética, DF-MPIC necesita muchos más recursos FPGA en comparación con MPIC sin retroalimentación de decisión. En esta carta, se propone la implementación en FPGA de un DF-MPIC paralelo a bloques (BP-DF-MPIC) que permite un mejor equilibrio entre el rendimiento y la ocupación del área de la FPGA. Para alcanzar una tasa de errores de bit sin codificar de 10-3, BP-DF-MPIC muestra una mejora de 1,5 dB sobre el MPIC sin realimentación de decisión con sólo un 8% de aumento en los recursos FPGA en comparación con 69or DF-MPIC.

• Materias:Redes Inalámbricas Procesamiento de señales asistido por computador Teoría de códigos Sistemas de comunicación
• Subjects:Wireless Networks Signal processing computer-assisted Code theory Communication systems
• Palabras claves:mpic, retroalimentación de decisiones, ocupación de área fpga, más recursos fpga, misma complejidad aritmética, rendimiento, mejor rendimiento, implementación fpga, recursos fpga, interferencias de acceso
• Keywords:mpic, decision feedback, fpga area occupancy, more fpga resources, same arithmetic complexity, performance, better performance, fpga implementation, fpga resources, access interference