Implementación de un Hardware reconfigurable de los Bloques de un Sistema RSA
Hardware reconfigurable implementation of RSA System Blocks
En este trabajo se presenta el diseño en hardware reconfigurable de los sub-bloques que constituyen un sistema RSA de criptografía. Se presentan las diferentes arquitecturas que reproducen los algoritmos seleccionados y los resultados de simulación comportamental obtenidos a partir de la especificación en lenguajes de descripción de hardware. De igual forma se presentan algunos análisis de desempeño de los bloques constituyentes mencionados.
1. INTRODUCCIÓN
En este trabajo se presenta la implementación de cada uno de los bloques constitutivos de un prototipo del sistema criptográfico de clave pública RSA [1]. Un sistema criptográfico de clave pública es aquel en donde cada uno de los usuarios posee dos claves: Una clave que es de conocimiento público y otra que se mantiene privada.
Para lograr sus objetivos (autenticación de personas, protección de la información, comunicación segura entre entidades) un sistema criptográfico de clave pública debe valerse de una serie de operaciones matemáticas de naturaleza especial, es decir operaciones matemáticas orientadas a proteger la información de usuarios no autorizados. Dada su complejidad, la eficiencia con la que se implementen tales operaciones define el desempeño del sistema. En este trabajo se muestran los resultados de la implementación de estas operaciones en hardware reconfigurable. Se han aprovechado las ventajas que ofrece dicha implementación y su combinación con los lenguajes de descripción de hardware para el diseño eficiente. Se ha optado por la implementación en hardware de las operaciones más complejas y que involucran tiempos de ejecución considerables. Por esta razón se diseñaron cuatro bloques hardware para realizar tales operaciones. La justificación de esta elección es simple: un usuario RSA deberá hacer uso de la operaciones de exponenciación y producto modular.
Este documento es un artículo elaborado por Freddy Bolaños Martínez Ingeniero Electrónico, Estudiante Maestría en Ingeniería Electrónica - Universidad del Valle - Grupo de Investigac. en Arquitecturas Digitales y Microelectrónica - Escuela de Ingeniería Eléctrica y Electrónica - Facultad de Ingeniería - Universidad del Valle, Rubén Darío Nieto Londoño M.Sc., Estudiante del Programa de Doctorado en Ingeniería - Universidad del Valle - Grupo de Investigación en Arquitecturas Digitales y Microelectrónica - Profesor Asistente - Escuela de Ingeniería Eléctrica y Electrónica - Facultad de Ingeniería - Universidad del Valle, y Álvaro Bernal Noreña Ph.D., Profesor Titular - Escuela de Ingeniería Eléctrica y Electrónica - Facultad de Ingeniería - Universidad del Valle, Santiago de Cali, para la Revista Ingeniería y Competitividad Vol 6, Núm 2. Publicación de la Universidad del Valle. Colombia. Contacto: [email protected]; [email protected]
Recursos
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Formatopdf
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Idioma:español
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Tamaño:1281 kb