Se presenta un circuito de recuperación de reloj digital y datos (D-CDR) sin referencia utilizando un detector de frecuencia tolerante al jitter a mitad de velocidad (FD) y un decimador multibit. Para una configuración sin referencia, introdujimos un detector de frecuencia cuadricorrelador digital tolerante al jitter a mitad de velocidad (JT-DQFD). Además, propusimos un circuito decimador multibit que reduce la frecuencia de muestreo de los datos arriba/abajo desde un detector de fase para disminuir el jitter del reloj recuperado. La información de fase multibit muestreada se procesa mediante un filtro de lazo digital para ajustar la fase del reloj recuperado. Fabricado en una tecnología CMOS de 28 nm, el chip de prueba logra una eficiencia energética de 1.3 pJ/bit a 10 Gb/s.