Un convertidor digital-analógico de 1 bit de inversión de ganancia unitaria (FADAC), sin ningún problema de emparejamiento de capacitores, se propone como la etapa de entrada frontal en un convertidor analógico-digital (ADC) en cascada, permitiendo que la amplitud de la señal de entrada se duplique. Esta gran amplitud de entrada, junto con el gran factor de realimentación inherente (idealmente = 1) del FADAC propuesto, permite un diseño de ADC en cascada de alta resolución y bajo voltaje eficiente en energía. El FADAC de 1 bit se explota en un ADC en cascada sin SHA y compartiendo amplificador operacional, mostrando una resolución de 12 bits con una amplitud de entrada de 1.8 Vpp bajo una fuente de alimentación de 1.1 V. Fabricado en un proceso CMOS de 0.13 um, el ADC prototipo logra una relación señal-ruido más distorsión (SNDR) medida de 66.4 dB y un rango dinámico libre de espurias (SFDR) de 76.7 dB a una velocidad de muestreo de 20 MS/s. El ADC disipa 5.2 mW de potencia y ocupa un área activa de 0.44 mm. La no linealidad diferencial medida (DNL) es de +0.72/-0.52 bits menos significativos (LSB) y la no linealidad integral (INL) es de +0.84/-0.75 LSB en una entrada sinusoidal de 3 MHz.