Las pruebas en hardware en bucle cerrado suelen ser parte del ciclo de diseño de sistemas de control. Modelos eficientes y rápidos pueden crearse en un Lenguaje de Descripción de Hardware (HDL), que se implementa en una Matriz de Puertas Programable en Campo (FPGA). Los ingenieros de control son más hábiles en enfoques de nivel superior. Los modelos HDL derivados automáticamente de esquemas tienen un rendimiento notablemente inferior, mientras que los modelos HDL derivados de sus ecuaciones son más rápidos y más pequeños. Sin embargo, incluso los modelos traducidos automáticamente a HDL utilizando las ecuaciones podrían ser peores que los modelos codificados manualmente. Se propone un flujo de trabajo de diseño para lograr un rendimiento similar al manual con herramientas automáticas. Consiste en la identificación de operaciones similares, forzar la signatura de la señal y ajustarse a los tamaños de entrada del multiplicador. Se realizó una comparación detallada entre tres flujos de trabajo: (1) traducción de código MATLAB de alto nivel, (2) traducción de un modelo Simulink y (3) trabajar directamente en el HDL. Se mostraron fuentes de ineficiencia en un convertidor buck, y el proceso se validó en un puente completo con pérdidas eléctricas utilizando un método de Runge-Kutta. Los resultados mostraron que el enfoque propuesto entregó código que se desempeñó muy cerca de una implementación VHDL de referencia, incluso para diseños complejos. Finalmente, el modelo se implementó en una placa FPGA lista para usar adecuada para una configuración de prueba en hardware en bucle cerrado.