Este documento propone una técnica novedosa de reparación de TSV BIST que apunta al rendimiento del diseño y a varios desafíos de prueba de circuitos integrados tridimensionales (ICs apilados en 3D). La metodología propuesta es eficiente para cubrir las diversas fallas durante la fabricación, las roturas de interconexión, cortocircuitos, puentes, formación de vacíos, estrés térmico y físico, etc., durante la fabricación de TSV y el apilamiento de ICs en 3D. El mecanismo de reparación proporciona una característica de redundancia para reemplazar los TSV fallidos con TSV de repuesto en el diseño. Tiene un impacto significativo en el rendimiento en comparación con el enfoque estándar de prueba de TSV. Se realizó un análisis adicional en diferentes niveles apilados de ICs en 3D, y los resultados se compararon con los métodos industriales existentes en términos de rendimiento y parámetros de tiempo de prueba. El mecanismo propuesto mostró una mejora significativa del 12.5% en el rendimiento y del 17.5% en el tiempo de prueba, además de recuperar eficientemente todos los chips defectuosos.