Se propone y simula en este documento una referencia de voltaje CMOS de picovatios con salidas duales basada en un proceso estándar de 65 nm. Para compensar la corriente de fuga causada por las uniones PN parásitas polarizadas en inversa, se propone un enfoque que emplea transistores de fuga de compuerta. Se logra mantener un coeficiente de temperatura (TC) máximo de 20.40 ppm/ degreesC en un rango de temperatura extendido de -10155 degreesC. Además, se introduce un divisor de voltaje que consiste en transistores NMOS conectados en modo diodo para obtener una salida de voltaje más baja sin derivar la rama original o utilizar amplificadores operacionales. Además, se utiliza un bloque de ajuste novedoso para optimizar el TC en diferentes esquinas de proceso. Los resultados de la simulación demuestran que se logra un consumo de energía mínimo de solo 53.83 pW y la sensibilidad de línea es del 0.077 %/V con un suministro de 0.45 V a 2.5 V. Se obtiene una relación de rechazo de la fuente de alimentación de -76.70 dB a 10 Hz y = 1.8 V.