La creciente demanda de una mayor integración y mayores salidas de potencia plantea un riesgo oculto para la operación confiable a largo plazo de los semiconductores de tercera generación. Así, la prueba de ciclo de potencia (PCT) es considerada ampliamente como la prueba más crítica para evaluar la confiabilidad del empaquetado de dispositivos de potencia. En este trabajo, se introducen estructuras de diseño de empaquetado de baja resistencia térmica de dispositivos SiC, que abarcan empaquetado plano con doble disipación de calor, empaquetado de presión, empaquetado tridimensional (3D) y empaquetado híbrido. Se resumen y discuten los métodos de PCT y sus estrategias de control. La PCT de corriente continua es el enfoque de esta revisión. Se señalan los mecanismos de falla de los dispositivos SiC bajo PCT. Se organizan los parámetros eléctricos y sensibles a la temperatura adoptados para monitorear el envejecimiento de los dispositivos SiC. Se evalúan las normas internacionales existentes para PCT. Debido a la falta de declaraciones autorizadas para dispositivos SiC, es difícil lograr resultados de investigación comparativa sin condiciones previas consistentes. Además, se analizan estadísticamente las vidas útiles de los diversos diseños de empaquetado de los dispositivos SiC probados bajo PCT. Adicionalmente, también se resumen problemas relacionados con el monitoreo de parámetros y el equipo de prueba. Esta revisión explora el panorama más amplio al profundizar en los desafíos actuales y las principales tendencias en PCT para dispositivos SiC.